原创《基于EMIF16模块TMS320C6678和FPGA接口设计和实现》：该文是关于EMIF16论文范文，为你的论文写作提供相关论文资料参考。
摘 要：TMS320C6678是TT公司的一款高性能的基于KeyStone架构的超长指令字（VLIW）芯片,片内有8个内核,外设丰富的高速接口.为充分应用TMS320C6678的运算能力,扩展其引脚资源,丰富其和外部接口之间的通信方法,针对其EMIF16高速模块的特点,通过对FPGA的硬件编程设计,使EMIF16通过FPGA实现和外部设备的通信,为多核DSP接口的开发使用提供借鉴.
关键词：TMS320C6678；接口设计；FPGA；EMIF16
中图分类号：TN911.7；TJ765
文献标识码：A
文章编号：1673-5048（2015）01-0035-04
0 引言
目前,DSP技术已广泛用于信号处理、通信和雷达等领域,TMS320C6678 DSP是TI公司的一款基于KeyStone架构高性能的超长指令字（VLIW）架构芯片,片内有8个内核,每个核频率为1.25GHz,单核每秒高达40GB MAC定点运算和20GBFLOP浮点运算能力,工作速度可达10GHz,适合于雷达信号处理以及对定浮点运算能力及实时性有较高要求的超高性能计算应用.
TMS320C6678的片内外设有GPIO、PCIe、EMIF16、I2C、UART、SRIO总线等接口.这些接口通过片内的高速互联总线来进行片内外的数据交换.其中EMIF16（External Memory Interface）接口是一种高速并行接口,其设计初衷是实现DSP和不同类型的外部扩展存储器（如SDRAM,FLASH等）之间的高速连接.为了更充分地应用TMS320C6678的运算能力,扩展其引脚资源,常用EMIF16接口连接FPGA,本文通过FPGA和多种外部设备相连,使FPGA成为了一个中转站,各种数字芯片的数据都可通过FPGA传输至TMS320C6678.
1 TMS320C6678的EMIF16模块特征
EMIF16模块能够和ASRM、NOAR FLASH、NAND FLASH进行无缝链接.设计时,可以通过EMIF16中的4个片选信号来完成四个地址区域共计256MB的片外空间访问,其支持8bit和16bit两种数据宽度,并可以通过编程来调整接口访问的时序；此外,设计中还可以通过EMIF16接口实现程序的引导加载.但TMS320C6678的EMIF16接口不支持和DDR1 SDRAM,SDR SDRAM以及Mobile SDR的无缝链接.
1.1EMIF16信号特性
EMIF16的信号有地址总线、数据总线和控制总线三大类总线,相应的引脚功能如图1所示.
图1中各个信号功能描述如下：
EMIFD[15：0]：EMIF16的16位数据总线,用于对外部数据的读写；
EMIFA[23：0]：EMIF16的24位地址总线,用于对片外地址的访问：
/EMIFCE0：EMIF16片外0区的片选信号,低电平有效,对应的地址空间为0x70000000-0x73FFFFFF；
/EMIFCE1：EMIF16片外1区的片选信号,低电平有效,对应的地址空间为0x74000000-0x77FFFFFF；
/EMIFCE2：EMIF16片外2区的片选信号,低电平有效,对应的地址空间为0x78000000-0x7BFFFFFF；
/EMIFCE3：EMIF16片外3区的片选信号,低电平有效,对应的地址空间为0x7C000000-0x7FFFFFFF；
/EMIFBE[1：0]：EMIF16的字节使能信号,是对16位数据总线的高低8位信号操作时的使能信号：
/EMIFWE：EMIF16的写使能信号,写操作时低有效；
/EMIFOE：EMIF16的输出使能信号,读操作时低有效：
EMIFWAIT[1：0]：EMIF16等待信号,在读写操作时插入异步等待周期；
EMIFRnW：EMIF16读写使能信号,在对片外的读写操作时均为低有效.
1.2EMIF16接口异步通信模式
根据控制信号的特性,EMIF16在异步通信时有三种模式可选,分别是写触发模式（WE mode）、片选触发模式（CE mode）和外部等待模式（Extend-ed Wait mode）.其中,写触发模式默认通过驱动的3通道,其对应的地址空间为0x7C000000-0x7FFFFFFF,且不能伴随其他模式一同使用.片选触发模式具备较强灵活性,能够适用于4个存取片区.外部等待模式允许外部设备灵活插入异步硬件等待时间,本设计中采用了外部等待模式,具体读写时序如图2～3所示.
图2中,EM_*即对应1.1中提及的EMIF*信号,“14”代表等待信号EM_WAIT的建立时间,即EM_WAIT必须在/EM_OE跳高前（4E+3）ns内有效,才能正常插入外部等待；“11”代表外部等待的延迟时间,即EM_WAIT无效后/EM_OE的有效延迟时间,最大不超过（4E+3）ns；“2”代表EM_WAIT有效和无效时间最短时间为2E；其中E代表EMIF16的一个时钟周期.
图3中,EM_*同样对应1.1中提及的EMIF*信号,“28”代表等待信号EM_WAIT的建立时间,即EM_WAIT必须在/EM_WE跳高前（4E+3）ns内有效,才能正常插入外部等待；“25”代表外部等待的延迟时间,即EM_WAIT无效后/EM_WE的有效延迟时间,最大不超过（4E+3）ns；“2”代表EM_WAIT有效和无效时间最短时间为2E；其中E代表EMIF16的一个时钟周期.
2 系统设计框架
EMIF16接口的电平方式均为1.8V LVCMOS,根据系统需求,需转换成3.3V LVTTL以及最终的TTL电平模式,而作为中转站的FPGA则需兼具1.8V LVCMOS电平方式和3.3V LVTTL电平方式,最终转换成系统需求的TTL电平.系统框图如图4所示.
EMIF16论文参考资料：
结论：基于EMIF16模块TMS320C6678和FPGA接口设计和实现为关于本文可作为EMIF16方面的大学硕士与本科毕业论文emif16论文开题报告范文和职称论文论文写作参考文献下载。
